HỌC THEO LỘ TRÌNH

Lộ trình học

4 track, 41 module, 241 bài; 116 bài đã có nội dung. Một bài đủ tiên quyết khi mọi module và bài cần học trước đã hoàn thành. Bài chưa có nội dung chưa thể hoàn thành, nên các bài phụ thuộc vào nó vẫn hiện "chưa đủ tiên quyết".

Track A: Digital Fundamentals & RTL Design Biểu diễn số, logic tổ hợp và tuần tự, FSM, Verilog, ngữ nghĩa mô phỏng, RTL cho synthesis, timing và low power.
Track B: SystemVerilog Kiểu dữ liệu, interface, OOP, randomization, concurrency, SVA và functional coverage.
Track C: Design Verification & UVM Verification plan, testbench nhiều lớp, debug và coverage, UVM từ nền tảng tới RAL và sign-off.
Track D: Hardware Protocols APB, AHB-Lite, AXI, UART, SPI, I2C — từ spec tới RTL, assertion, coverage và UVM agent. Nội dung đang chờ tài liệu spec chính thức.

Chỉ hiện bài đã có nội dung

Track A: Digital Fundamentals & RTL Design

A0: Bức tranh toàn cảnh

Không yêu cầu tiên quyết.

Từ yêu cầu đến chip: ASIC, FPGA và vai trò RTL/DVĐang tải tiến độ
Các mức trừu tượng: cùng chức năng, khác thông tin nhìn thấyĐang tải tiến độ
Simulator, waveform, lint và synthesis: mỗi công cụ trả lời một câu hỏiĐang tải tiến độ
Lộ trình RTL/DV: học nền tảng chung rồi chọn chiều đi sâuĐang tải tiến độ

AX: CMOS & devicetự chọn

Cần học trước: A2 Logic tổ hợp.

Bán dẫn, PN junctiontự chọnĐang tải tiến độ
MOSFET, Vth, NMOS/PMOS, leakagetự chọnĐang tải tiến độ
Inverter/NAND/NOR, AOI/OAI, sizingtự chọnĐang tải tiến độ
Dynamic/static powertự chọnĐang tải tiến độ
RC wire delay, fanout, noise margin, crosstalk, IR droptự chọnĐang tải tiến độ
6T SRAM, DRAM refreshtự chọnĐang tải tiến độ

A1: Biểu diễn số

Cần học trước: A0 Bức tranh toàn cảnh.

Binary, hex và BCD: cùng bit, khác cách biểu diễnĐang tải tiến độ
Signed, complement và overflow: đọc đúng ý nghĩa của bitĐang tải tiến độ
Gray code: một bit đổi ở mỗi bước kề nhauĐang tải tiến độ
Fixed-point: thang đo, làm tròn và xử lý trànĐang tải tiến độ
Floating point: trường bit, lớp giá trị và sai số làm trònĐang tải tiến độ
ASCII, Unicode và UTF-8: đếm byte hay đếm ký tự?tự chọnĐang tải tiến độ

A2: Logic tổ hợp

Cần học trước: A1 Biểu diễn số.

Boolean: từ yêu cầu đến bảng chân trịĐang tải tiến độ
K-map, SOP và POS: gộp các hàng chỉ khác một biếnĐang tải tiến độ
NAND và NOR: dựng các phép logic từ một loại cổngĐang tải tiến độ
MUX và DEMUX: chọn đường dữ liệu, không giữ dữ liệuĐang tải tiến độ
Decoder và encoder: mã số, one-hot và quyền ưu tiênĐang tải tiến độ
Comparator và parity: thứ tự giá trị khác kiểm lỗi bitĐang tải tiến độ
Hazard và glitch: bảng chân trị đúng vẫn có thể phát xungĐang tải tiến độ

A3: Mạch số học

Cần học trước: A2 Logic tổ hợp.

Bộ cộng và cộng-trừ: từ một cột bit tới ripple và lookaheadĐang tải tiến độ
Nhân binary: partial product, Booth và cây carry-saveĐang tải tiến độ
ALU: chọn phép toán và giữ đúng hợp đồng cờĐang tải tiến độ

A4: Tuần tự & timing

Cần học trước: A1 Biểu diễn số.

SR/D latch, D/JK/T FFĐang tải tiến độ
Propagation delay & critical pathĐang tải tiến độ
Setup/hold, clock-to-QĐang tải tiến độ
Clock tree & skewĐang tải tiến độ
Metastability, synchronizer, MTBFĐang tải tiến độ
Sync/async reset, reset synchronizer, recovery/removalĐang tải tiến độ
Counter: sync/async, mod-N, ring, Johnson, grayĐang tải tiến độ
Shift register, universal SR, LFSRĐang tải tiến độ
Edge detector, debounceĐang tải tiến độ

A5: FSM

Cần học trước: A4 Tuần tự & timing.

FSM Moore và Mealy: đầu ra phụ thuộc vào đâu?Đang tải tiến độ
Binary/one-hot/grayĐang tải tiến độ
Sequence/pattern detector (overlap/non-overlap)Đang tải tiến độ
1/2/3-alwaysĐang tải tiến độ

A6: Verilog cấu trúc

Cần học trước: A2 Logic tổ hợp, A4 Tuần tự & timing.

Đọc Verilog từ token đến bốn trạng thái 0/1/X/ZĐang tải tiến độ
Net và variable: ai drive tín hiệu, ai giữ giá trị?Đang tải tiến độ
Module và instance: nối hai bộ cộng mà không nhầm cổngĐang tải tiến độ
Độ rộng và signedness: cùng bit, khác kết quảĐang tải tiến độ
Mảng và bộ nhớ: chọn word, chọn bit, chọn thời điểmĐang tải tiến độ
Gate, dataflow và behavioral: khi nào ba mô tả tương đương?Đang tải tiến độ
Switch, UDP và strength: đọc mô hình mô phỏng thấp hơn RTLtự chọnĐang tải tiến độ
Parameter và generate: cấu hình phần cứng trước khi chạyĐang tải tiến độ
Scope và hierarchy: cùng tên value, khác instanceĐang tải tiến độ

A7: Hành vi & ngữ nghĩa mô phỏng

Cần học trước: A6 Verilog cấu trúc.

Initial, always và fork: đọc nhiều process cùng chạyĐang tải tiến độ
Assignment và force/release: bỏ ép chưa chắc trở về giá trị cũĐang tải tiến độ
Blocking vs non-blocking: vì sao shift register 'mất tầng'Đang tải tiến độ
Event scheduling: cùng timestamp chưa chắc cùng giá trịĐang tải tiến độ
Race conditions: một lần chạy đúng chưa đủĐang tải tiến độ
if, case và loops: chọn nhánh đúng khi có X/ZĐang tải tiến độ
Timing control: lấy dữ liệu lúc nào, cập nhật lúc nào?Đang tải tiến độ
Time unit, precision và scope: cùng #1.26 không cùng thời điểmĐang tải tiến độ
Tasks và functions: tái sử dụng code mà không chia sẻ nhầm stateĐang tải tiến độ
System tasks và functions: log đúng, số đúng, kết thúc đúngĐang tải tiến độ
Compiler directives: macro tồn tại khác tín hiệu bằng1Đang tải tiến độ
Testbench tự kiểm: clock, oracle và đường thất bạiĐang tải tiến độ
File I/O và VCD: dữ liệu đọc được phải được kiểmĐang tải tiến độ

A8: RTL coding cho synthesis

Cần học trước: A7 Hành vi & ngữ nghĩa mô phỏng, A5 FSM.

Synthesizable subset: simulator hiểu chưa đủ để có phần cứngĐang tải tiến độ
Coding style: chức năng giống nhau, PPA phải đo riêngĐang tải tiến độ
Latch inference: đường không gán cũng mô tả phần cứngĐang tải tiến độ
Case decode: full coverage không phải lời hứa one-hotĐang tải tiến độ
Coding guidelines: biến quy ước thành hợp đồng kiểm đượcĐang tải tiến độ
RAM, ROM và LIFO: phần tử nhớ phải có hợp đồng đọcĐang tải tiến độ
Sync FIFO: phân biệt request, acceptance và dữ liệu trả vềĐang tải tiến độ
CDC: đồng bộ level, giữ payload và hiểu giới hạn của GrayĐang tải tiến độ
Lint: hiểu warning trước khi quyết định sửa hay giữĐang tải tiến độ
Simulation và synthesis: sensitivity thiếu có thể biến mất khỏi netlistĐang tải tiến độ

A9: Synthesis & timing

Cần học trước: A8 RTL coding cho synthesis.

Synthesis fundamentals, Yosys flow, tech mapping, scriptsĐang tải tiến độ
PDK, standard cells, Liberty, corners, delay tablesĐang tải tiến độ
Đọc kết quả & lỗi synthesis thường gặpĐang tải tiến độ
STA fundamentals, slackĐang tải tiến độ
SDCĐang tải tiến độ
Multi-corner & timing closureĐang tải tiến độ
Timing checks, specify, SDF back-annotationĐang tải tiến độ
Pipelining, PPAĐang tải tiến độ
DFT (scan) tổng quanĐang tải tiến độ

A10: Low power & UPF

Cần học trước: A9 Synthesis & timing.

Clock/power gating, multi-voltageĐang tải tiến độ
Power domain, supply net/set, power statesĐang tải tiến độ
Shutoff, retention, isolation, level shifter, repeater, always-onĐang tải tiến độ
Hierarchical UPFĐang tải tiến độ
Power-aware simulation, verification, debugĐang tải tiến độ
Power-aware synthesis & implementationtự chọnĐang tải tiến độ