VericodeRTL · DV · QUIZTìm bài học, kiến thức…Ctrl K
Học để hiểu. Thực hành để vững.

Lint: hiểu warning trước khi quyết định sửa hay giữ

Khoảng 35 phútMức 2/3Bản nháp: một số khẳng định chưa đối chiếu spec

Tiên quyết

Sau bài này bạn sẽ

  • Đọc diagnostic theo tool/version, vị trí và yêu cầu dữ liệu
  • Làm lộ carry bị mất bằng input biên có expected độc lập
  • Phân biệt ví dụ cố ý warning với chấp nhận warning trong RTL sản phẩm

Cú pháp hợp lệ vẫn có thể mất dữ liệu

Hai byte 4 bit cộng nhau cần 5 bit để giữ 30. Gán tổng mở rộng 5 bit vào output 4 bit hợp lệ trong ngôn ngữ nhưng làm mất carry. Lint có thể phát hiện mismatch trước khi một stimulus phù hợp làm bug lộ trong simulation. Nó không tự biết thiết kế muốn sum đầy đủ hay modulo 16.

Diagnostic cần tên tool và nguyên văn mã

Flow ghim Verilator 5.050, lint-only với Wall; ví dụ nhận WIDTHTRUNC cho assignment 5 xuống 4. Tài liệu cũ có thể ghi WIDTH hoặc tên nhóm khác; không sửa mã kỳ vọng bằng trí nhớ. Warning cũng có thể làm command trả nonzero tùy option. Bài giữ diagnostic dự kiến theo tập mã, không tắt cảnh báo khác. [1]

Truncation có chủ ý phải được diễn đạt rõ

Nếu contract thật là modulo 16, lấy rõ bốn bit thấp có thể là thiết kế đúng. Nếu cần carry, output và phép tính phải giữ 5 bit. Không thêm cast chỉ để hết warning khi cast vẫn bỏ dữ liệu cần thiết. Trong bài, truncated_sum là mẫu cố ý sai contract giữ carry; full_sum là bản đáp ứng yêu cầu.

120 ca trong 256 cặp làm lộ carry

Với a0 có 0 giá trị b làm sum>=16; a1 có 1; lần lượt tới a15 có 15. Tổng 0+1+...+15=120. TB kiểm đủ 256 cặp bằng oracle integer, xác nhận bản tốt đủ 5 bit và bản lỗi chỉ còn low 4. Nếu chỉ thử 0+0, warning đã có nhưng simulation dễ cho cảm giác cả hai đều đúng.

Zero warning không phải chức năng đúng

Sửa theo nguyên nhân và chạy lại check liên quan. Các lỗi đảo priority, sai hằng số hoặc latency có thể không sinh warning. Ngược lại, warning của fixture cố ý lỗi cần được giữ để dạy và kiểm khả năng phát hiện, không phải giấy phép waive cùng cảnh báo trong sản phẩm. Hướng dẫn tổng quát về width trong training phải đặt trong quy tắc expression context/sign của LRM. [2]

Hai module, một oracle và carry count 120

Expected trước chạy gồm 256 cặp;120 sum có carry; tại ff, good 1 e và bade.

Thí nghiệm lint

Trước chạy:256 cặp, số a+b>=16 là 15+14+...+1=120; ff good 30/bad 14. TB phải xác nhận lỗi truncation, không gọi broken module đúng contract carry.

truncated_sum.sv RTL
`timescale 1ns/1psmodule truncated_sum(input wire [3:0] a,b,output wire [3:0] y);  assign y={1'b0,a}+{1'b0,b};endmodule
full_sum.sv RTL
`timescale 1ns/1psmodule full_sum(input wire [3:0] a,b,output wire [4:0] y);  assign y={1'b0,a}+{1'b0,b};endmodule
tb_lint.sv testbench
`timescale 1ns/1psmodule tb_lint;  reg[3:0] a,b;  wire[3:0] bad;  wire[4:0] good;  integer n,want,carry_cases=0;  truncated_sum broken(a,b,bad);  full_sum fixed_width(a,b,good);  initial begin    for(n=0;n<256;n=n+1) begin      {a,b}=n[7:0];want=n/16+n%16;#1;      if(good!==want[4:0]||bad!==want[3:0]) $fatal(1,"sum fixture mismatch");      if(want>=16) begin        if({1'b0,bad}===good) $fatal(1,"truncation not exposed");        carry_cases=carry_cases+1;      end    end    if(carry_cases!=120||good!==30||bad!==14) $fatal(1,"carry coverage mismatch");    $display("LINT CHECK pairs=256 carry_cases=%0d good_ff=%h bad_ff=%h",carry_cases,good,bad);    $finish;  endendmodule

Đã kiểm chứng thế nào

  • Phân tích và elaborate theo LRM (pyslang 12.1.0)
  • Lint -Wall (Verilator 5.050)
  • Mô phỏng, exit 0 và output khớp kỳ vọng tính tay (Icarus Verilog 11.0, 4-state)
  • Tổng hợp, số cell khớp kỳ vọng (Yosys 0.70)

Output phải khớp: LINT CHECK pairs=256 carry_cases=120 good_ff=1e bad_ff=e

Kỳ vọng sau tổng hợp: full_sum: $_*DFF* = 0full_sum: $_*DLATCH* = 0truncated_sum: $_*DFF* = 0truncated_sum: $_*DLATCH* = 0

Warning WIDTHTRUNC của ví dụ cố ý lỗi được kiểm theo mã thật, không tắt warning. Không claim lint bắt mọi bug hay zero warning đồng nghĩa đúng.

Các kiểm tra chạy lúc xây dựng nội dung (2026-11-06), không chạy trong trình duyệt. Kỳ vọng được tính tay trước khi chạy.

Simulation đạt nghĩa là TB xác nhận cả lỗi đã chủ ý đưa vào và bản đúng. Không gọi truncated_sum là verified cho contract full sum. Generic synthesis không có FF/latch và không phải bằng chứng lint bắt mọi lỗi. [3]

Tự kiểm tra

Tự kiểm tra: lint

  1. Trong 256 cặp a,b4 bit, bao nhiêu cặp có a+b>=16?
  2. Tại a=b=f, good/bad của ví dụ bằng gì?
  3. Diagnostic 5.050 được kiểm trong example lỗi là mã nào?
  4. Lint 0 warning có chứng minh reset priority đúng không?
  5. Chỉ thêm cast hẹp để hết warning có sửa yêu cầu giữ carry không?

Gắn mỗi warning với một quyết định có lý do

Ghi mã, tool version, đường dữ liệu bị ảnh hưởng và contract. Sửa nguồn gây lỗi, rồi kiểm stimulus biên và report; đừng biến số warning thành điểm số duy nhất của chất lượng thiết kế.

Bài liên quan

Nguồn và mức độ đối chiếu

  1. Linting your design — bản chụp trong resources.zip, Lint command và width. Trích dẫn; nguồn đã đọc các mục liên quan.
  2. IEEE 1800-2023 SystemVerilog LRM, Cần đối chiếu. Chưa đối chiếu với văn bản nguồn (chưa mở).
  3. Thí nghiệm nguyên bản ex.a8.lint, Bằng chứng. Trích dẫn; nguồn đã đọc toàn văn.
  4. IEEE 1800-2023 SystemVerilog LRM, lint language semantics. Chưa đối chiếu với văn bản nguồn (chưa mở).
  5. Thí nghiệm nguyên bản ex.a8.lint, Source/assertions/verification.json và probe ghi rõ trong bài. Trích dẫn; nguồn đã đọc toàn văn.
  6. IEEE 1800-2023 SystemVerilog LRM, lint semantics. Chưa đối chiếu với văn bản nguồn (chưa mở).
  7. Linting your design — bản chụp trong resources.zip, The Linting Command; Understanding Width Matching; Assignment Truncation. Trích dẫn; nguồn đã đọc các mục liên quan.
  8. Thí nghiệm nguyên bản ex.a8.lint, Source, metadata và verification.json. Trích dẫn; nguồn đã đọc toàn văn.