Simulation và synthesis: sensitivity thiếu có thể biến mất khỏi netlist

Hai tool có thể đang trả lời hai mô hình khác nhau

RTL chỉ chạy always@(a) khi a đổi, dù thân tính a&b. Synthesis có thể xây AND phụ thuộc cả a và b. Khi chỉ b đổi, RTL stale nhưng netlist logic cập nhật. Đây là mismatch cấu trúc mô hình, không phải một glitch vật lý hoặc kết luận simulator nói dối.

Event list thiếu là bug của mô tả tổ hợp

TB drive 00, rồi 01, rồi 11; cả hai bản có kết quả đúng. Tiếp theo chỉ b đổi về 0 trong khi a vẫn 1. Module omitted không được đánh thức nên giữ 1; complete dùng continuous assignment cho 0. Chỉ so kết quả tại những thời điểm a cũng đổi sẽ bỏ sót lỗi.

Yosys giả định logic tổ hợp của thân process

Flow tổng hợp cả omitted và complete thành một AND mỗi top, không FF/latch. Thứ giữ giá trị cũ trong simulation do không evaluation không đồng nghĩa một latch được yêu cầu theo cách synthesis diễn giải ví dụ này. Cần đọc diagnostic và kết quả tool thực, không dùng một quy tắc suy luận chung cho mọi process.

Đối chiếu thêm netlist đã sinh

Probe riêng thực sự xuất generic netlist từ Yosys rồi biên dịch bằng Icarus. Sau a1/b1, chỉ đổi b0, netlist cho y 0. Đây là kiểm chức năng netlist của đúng stimulus, không phải chứng minh equivalence hoặc STA. Pipeline example giữ claim mô phỏng RTL và cell checks riêng; probe không tự trở thành chứng nhận mọi timing target. ^[1]

Model gap không cho phép diễn giải sai NBA

Zero-delay chức năng không mô hình clock-to-q/setup/hold của cell. Nhưng không được vì thế nói hai NBA một writer ở cùng cạnh chỉ “thường” thấy state cũ tùy thứ tự; lịch NBA đã được kiểm ở A7 trong contract ấy. Nguồn đào tạo dùng để phân biệt abstraction, các ví dụ race/độ trễ tổng quát phải được đối chiếu lại. Zero-delay cũng không đồng nghĩa unit-delay. ^[2]

Năm observation và điểm khác biệt chỉ-b

Expected trước chạy gồm 00→0,01→0,11→1; b0 làm bad 1/good 0; đổi a0 phục hồi 0.

`timescale 1ns/1psmodule omitted(input wire a,b,output reg y);  always @(a) y=a&b;endmodulemodule complete(input wire a,b,output wire y);  assign y=a&b;endmodule

`timescale 1ns/1psmodule tb_mismatch;  reg a,b;  wire bad,good;  omitted old_style(a,b,bad);  complete dataflow(a,b,good);  initial begin    #0;a=0;b=0;#1;    if(bad!==0||good!==0) $fatal(1,"initial mismatch");    b=1;#1;    if(bad!==0||good!==0) $fatal(1,"zero AND mismatch");    a=1;#1;    if(bad!==1||good!==1) $fatal(1,"a event mismatch");    b=0;#1;    if(bad!==1||good!==0) $fatal(1,"omitted sensitivity not exposed");    $display("MISMATCH RTL only_b_changed stale=%b complete=%b",bad,good);    a=0;#1;    if(bad!==0||good!==0) $fatal(1,"resync mismatch");    $display("MISMATCH CHECK observations=5 restored=0");    $finish;  endendmodule

Bài chọn Icarus cho event model đã thử; không đổi simulator chỉ để tránh symptom. Sửa đúng là mô tả combinational đầy đủ bằng cấu trúc phù hợp, rồi kiểm lại cả RTL và flow synthesis. ^[3]

Tự kiểm tra

Kiểm input đổi độc lập trước khi tin netlist giống RTL

Tách ba câu hỏi: RTL process được đánh thức khi nào, synthesis xây hàm gì, physical timing yêu cầu gì. Một check thành công không trả lời thay hai câu còn lại. Bài giữ draft/LRM needs-spec-check.