Module A7: Hành vi & ngữ nghĩa mô phỏng
Cần học trước: Module A6: Verilog cấu trúc. 13 bài, 13 bài đã có nội dung.
- Initial, always và fork: đọc nhiều process cùng chạyĐang tải tiến độ
- Assignment và force/release: bỏ ép chưa chắc trở về giá trị cũĐang tải tiến độ
- Blocking vs non-blocking: vì sao shift register 'mất tầng'Đang tải tiến độ
- Event scheduling: cùng timestamp chưa chắc cùng giá trịĐang tải tiến độ
- Race conditions: một lần chạy đúng chưa đủĐang tải tiến độ
- if, case và loops: chọn nhánh đúng khi có X/ZĐang tải tiến độ
- Timing control: lấy dữ liệu lúc nào, cập nhật lúc nào?Đang tải tiến độ
- Time unit, precision và scope: cùng #1.26 không cùng thời điểmĐang tải tiến độ
- Tasks và functions: tái sử dụng code mà không chia sẻ nhầm stateĐang tải tiến độ
- System tasks và functions: log đúng, số đúng, kết thúc đúngĐang tải tiến độ
- Compiler directives: macro tồn tại khác tín hiệu bằng1Đang tải tiến độ
- Testbench tự kiểm: clock, oracle và đường thất bạiĐang tải tiến độ
- File I/O và VCD: dữ liệu đọc được phải được kiểmĐang tải tiến độ
Học xong module này sẽ mở: Module A8: RTL coding cho synthesis, Module B1: Data types, Module B3: Procedural & packaging, Module B4: Interface & TB timing, Module C1: Nền tảng verification.