Module A6: Verilog cấu trúc
Cần học trước: Module A2: Logic tổ hợp, Module A4: Tuần tự & timing. 9 bài, 9 bài đã có nội dung.
- Đọc Verilog từ token đến bốn trạng thái 0/1/X/ZĐang tải tiến độ
- Net và variable: ai drive tín hiệu, ai giữ giá trị?Đang tải tiến độ
- Module và instance: nối hai bộ cộng mà không nhầm cổngĐang tải tiến độ
- Độ rộng và signedness: cùng bit, khác kết quảĐang tải tiến độ
- Mảng và bộ nhớ: chọn word, chọn bit, chọn thời điểmĐang tải tiến độ
- Gate, dataflow và behavioral: khi nào ba mô tả tương đương?Đang tải tiến độ
- Switch, UDP và strength: đọc mô hình mô phỏng thấp hơn RTLtự chọnĐang tải tiến độ
- Parameter và generate: cấu hình phần cứng trước khi chạyĐang tải tiến độ
- Scope và hierarchy: cùng tên value, khác instanceĐang tải tiến độ
Học xong module này sẽ mở: Module A7: Hành vi & ngữ nghĩa mô phỏng, Module A8: RTL coding cho synthesis, Module B1: Data types, Module B5: OOP.