VericodeRTL · DV · QUIZTìm bài học, kiến thức…Ctrl K
Học để hiểu. Thực hành để vững.

Comparator và parity: thứ tự giá trị khác kiểm lỗi bit

Khoảng 45 phútMức 1/3Bản nháp: một số khẳng định chưa đối chiếu spec

Tiên quyết

Sau bài này bạn sẽ

  • So sánh từ bit cao và phân biệt signed với unsigned
  • Tạo và kiểm even/odd parity với đơn vị frame rõ ràng
  • Giải thích vì sao parity bắt lỗi lẻ nhưng không xác định vị trí lỗi

Hai câu hỏi khác nhau về cùng các bit

Comparator hỏi hai giá trị có bằng nhau, lớn hơn hay nhỏ hơn. Parity hỏi số bit 1 của một nhóm có đúng quy ước chẵn/lẻ không.

Một dữ liệu có parity đúng vẫn có thể mang giá trị sai. Một phép so đúng theo unsigned vẫn có thể sai yêu cầu nếu giao diện thực dùng signed. Hãy chốt ý nghĩa dữ liệu trước khi chọn phép kiểm.

Bằng nhau khi mọi cặp bit bằng nhau

XNOR một cặp bit cho 1 khi chúng giống nhau. AND các kết quả XNOR sẽ tạo điều kiện bằng nhau cho cả từ dữ liệu.

Cách tương đương là XOR từng cặp để tìm bit khác, rồi chỉ báo bằng nhau khi không có bit khác nào. Với đầu vào chỉ 0/1, hai cách cho cùng kết quả.

A B Bằng nhau?
1010 1010 Có
1010 1000 Không, khác ở bit 1
0000 0000 Có

So sánh logic này chưa nói về X/Z. Các toán tử equality khác nhau trong SystemVerilog có quy tắc unknown riêng; bài này chưa coi kiểm Boolean là kiểm đầy đủ 4-state.

Bit khác đầu tiên từ MSB quyết định unsigned

So unsigned từ bit cao nhất xuống. Nếu cặp bit đang xét khác nhau, bên có 1 lớn hơn; nếu bằng nhau, tiếp tục xuống bit thấp.

Ví dụ A là 1010, B là 1001: bit 3 bằng nhau, bit 2 bằng nhau; bit 1 là 1 so với 0 nên A lớn hơn. Không cần lấy bit 0 để đảo quyết định.

Với nhiều nhóm bit, nguyên tắc vẫn vậy: nhóm cao lớn hơn thì cả từ lớn hơn; chỉ khi nhóm cao bằng nhau mới dùng kết quả nhóm thấp. Ba kết quả less/equal/greater phải loại trừ nhau và phủ hết miền 0/1 của cùng một kiểu đọc.

Signed thay trọng số của bit dấu

A B Unsigned A < B Signed two’s complement A < B
1111 0001 Không: 15 > 1 Có: −1 < +1
1000 0111 Không: 8 > 7 Có: −8 < +7
1101 1110 Có: 13 < 14 Có: −3 < −2

Nếu hai dấu khác nhau, số âm nhỏ hơn. Nếu dấu giống nhau, thứ tự raw unsigned trong cùng nửa miền tương ứng với thứ tự two’s complement.

Dùng dấu của hiệu đã bị cắt không đủ để so signed. Ví dụ bốn bit +7 trừ −1 có hiệu toán học +8, nhưng mẫu giữ lại là 1000, đọc signed thành −8. Cần xử lý overflow hoặc dùng phép so có kiểu đúng.

Chọn even hay odd rồi tính trên cả frame

Với bốn bit payload, thêm một parity bit. Even parity chọn tổng số bit 1 của cả năm bit là chẵn; odd parity chọn tổng là lẻ.

XOR bốn bit payload cho parity bit của even convention. Đảo kết quả ấy cho parity bit của odd convention.

Payload Số bit 1 Even parity bit Odd parity bit
0000 0 0 1
1011 3 1 0
1111 4 0 1

Bộ nhận even kiểm XOR cả frame phải bằng 0. Bộ nhận odd kiểm XOR cả frame phải bằng 1. Quy ước phải thống nhất ở hai đầu; cùng một payload không làm hai loại parity bit bằng nhau.

Một bit lỗi đổi parity, hai bit lỗi có thể lọt

Mỗi bit bị đảo làm kết quả XOR đổi một lần. Số lần đảo lẻ làm parity thay đổi; số lần đảo chẵn đưa parity về giá trị cũ, với giả thiết các bit đảo là các vị trí phân biệt.

Ví dụ frame even 11011 có bốn bit 1. Đảo một bit bất kỳ cho tổng lẻ nên bị báo lỗi. Đảo hai vị trí khác nhau vẫn cho tổng chẵn, dù payload hoặc parity bit đã thay đổi.

Parity báo có vấn đề theo một điều kiện, không chỉ ra vị trí để sửa. Nó cũng không kiểm thứ tự frame hoặc ý nghĩa dữ liệu. Muốn khả năng phát hiện/sửa khác phải chọn cơ chế phù hợp với mô hình lỗi; không gọi parity là bảo đảm không sai dữ liệu.

Những phép kiểm nhìn đúng nhưng sai hợp đồng

  • So raw unsigned cho một trường signed.
  • Dùng chỉ bit dấu của hiệu hẹp thay phép so signed.
  • Tính parity trên payload ở một đầu nhưng trên miền bit khác ở đầu kia.
  • Gọi odd parity là parity bit luôn bằng 1.
  • Xem parity không báo lỗi là bằng chứng payload chắc chắn đúng.

Trong log, ghi kiểu đọc của comparator và toàn bộ frame của parity. Một cờ pass rời dữ liệu sẽ khó giúp tìm lỗi.

Tìm phản ví dụ nhỏ

  1. So bốn bit 1001 và 0110 theo cả unsigned và signed.
  2. Với A bằng 1010, B bằng 1001, bit khác đầu tiên từ MSB là bit nào?
  3. Payload 0110 cần parity bit nào theo even và odd convention?
  4. Từ frame even hợp lệ 00110, đảo hai bit để tạo frame sai dữ liệu nhưng vẫn pass parity.
  5. Vì sao parity error không cho biết nên sửa bit nào?

Kiểm tra

Tự kiểm tra: Comparator và parity: thứ tự giá trị khác kiểm lỗi bit

  1. Với A=1000,B=0111, điều kiện A<B trong unsigned và signed là gì?
  2. A=1010,B=1001: bit khác đầu tiên tính từ MSB là bit nào?
  3. Payload 1011 cần parity bit nào để toàn frame có even parity?
  4. Đảo hai vị trí khác nhau của một frame parity hợp lệ có nhất thiết bị phát hiện không?
  5. Chỉ nhìn bit dấu của hiệu signed bốn bit đã đủ so mọi cặp chưa?

Bằng chứng kiểm chứng

Expected tính trước chạy: COMPARE CHECK pairs=256 equal=16 unsigned_lt=120 signed_lt=120 order_different=128 parity_words=16 single_detected=80 double_undetected=160 time_ns=512.

So sánh hai miền signed/unsigned và phát hiện lỗi parity

Kỳ vọng tính trước chạy: COMPARE CHECK pairs=256 equal=16 unsigned_lt=120 signed_lt=120 order_different=128 parity_words=16 single_detected=80 double_undetected=160 time_ns=512

compare_core.sv RTL
`timescale 1ns/1psmodule compare_core(input logic [3:0] a,b,payload,input logic [4:0] received_even,received_odd, output wire equal,u_gt,u_lt,s_lt,p_even,p_odd,err_even,err_odd); wire [3:0] match_bits=~(a^b); assign equal=&match_bits; assign u_gt=(a[3]&(~b[3]))|(match_bits[3]&a[2]&(~b[2]))|  (match_bits[3]&match_bits[2]&a[1]&(~b[1]))|(match_bits[3]&match_bits[2]&match_bits[1]&a[0]&(~b[0])); assign u_lt=(~equal)&(~u_gt); assign s_lt=$signed(a)<$signed(b); assign p_even=^payload; assign p_odd=~^payload; assign err_even=^received_even; assign err_odd=~^received_odd;endmodule
tb.sv testbench
`timescale 1ns/1psmodule tb_a2_compare; logic [3:0] a,b,payload;logic [4:0] received_even,received_odd; wire equal,u_gt,u_lt,s_lt,p_even,p_odd,err_even,err_odd;compare_core dut(.*); logic [4:0] tx_even,tx_odd;bit expected_parity; int pairs=0,equal_count=0,unsigned_lt=0,signed_lt=0,different=0,parity_words=0,single_detected=0,double_undetected=0; int ai,bi,ones; initial begin  payload=0;received_even=0;received_odd=0;  for(int ia=0;ia<16;ia++)for(int ib=0;ib<16;ib++)begin   a=4'(ia);b=4'(ib);#1;pairs++;ai=ia<8?ia:ia-16;bi=ib<8?ib:ib-16;   if(equal!==(ia==ib)||u_lt!==(ia<ib)||u_gt!==(ia>ib)||s_lt!==(ai<bi))$fatal(1,"Comparator mismatch a=%0d b=%0d",ia,ib);   if(equal)equal_count++;if(u_lt)unsigned_lt++;if(s_lt)signed_lt++;if(u_lt!=s_lt)different++;  end  for(int value=0;value<16;value++)begin   ones=0;for(int k=0;k<4;k++)ones+=(value/(2**k))%2;   expected_parity=1'(ones%2);payload=4'(value);   tx_even={expected_parity,payload};tx_odd={!expected_parity,payload};   received_even=tx_even;received_odd=tx_odd;#1;parity_words++;   if(p_even!==expected_parity||p_odd!==!expected_parity||err_even!==0||err_odd!==0)$fatal(1,"Parity baseline mismatch");   for(int j=0;j<5;j++)begin    received_even=tx_even^5'(1<<j);received_odd=tx_odd^5'(1<<j);#1;    if(err_even!==1||err_odd!==1)$fatal(1,"Parity single error not detected word=%0d bit=%0d",value,j);    single_detected++;   end   for(int j=0;j<5;j++)for(int k=j+1;k<5;k++)begin    received_even=tx_even^5'((1<<j)|(1<<k));received_odd=tx_odd^5'((1<<j)|(1<<k));#1;    if(err_even!==0||err_odd!==0)$fatal(1,"Parity double-error contract word=%0d",value);    double_undetected++;   end  end  if(pairs!=256||equal_count!=16||unsigned_lt!=120||signed_lt!=120||different!=128||parity_words!=16||single_detected!=80||double_undetected!=160||$time!=512)$fatal(1,"Compare/parity contract");  $display("COMPARE CHECK pairs=%0d equal=%0d unsigned_lt=%0d signed_lt=%0d order_different=%0d parity_words=%0d single_detected=%0d double_undetected=%0d time_ns=%0d",pairs,equal_count,unsigned_lt,signed_lt,different,parity_words,single_detected,double_undetected,$time);  $finish; endendmodule

Đã kiểm chứng thế nào

  • Phân tích và elaborate theo LRM (pyslang 12.1.0)
  • Lint -Wall (Verilator 5.050)
  • Mô phỏng, exit 0 và output khớp kỳ vọng tính tay (Verilator 5.050, 2-state)
  • Tổng hợp, số cell khớp kỳ vọng (Yosys 0.70)

Output phải khớp: COMPARE CHECK pairs=256 equal=16 unsigned_lt=120 signed_lt=120 order_different=128 parity_words=16 single_detected=80 double_undetected=160 time_ns=512

Kỳ vọng sau tổng hợp: compare_core: $_*DFF* = 0compare_core: $_*LATCH* = 0

Finite known 0/1 input domains only. Generic synthesis, where claimed, is not technology mapping, STA or PPA. No all-width or X/Z language conformance claim.

Các kiểm tra chạy lúc xây dựng nội dung (2026-11-07), không chạy trong trình duyệt. Kỳ vọng được tính tay trước khi chạy.

Comparator duyệt 256 cặp bốn bit. Tham chiếu signed dùng số nguyên u trừ 16 ở nửa âm; unsigned dùng chỉ số nguyên, tách khỏi mạch ưu tiên MSB. Có 16 cặp bằng nhau, 120 cặp nhỏ hơn trong mỗi miền và 128 cặp khác kết quả thứ tự do khác dấu.

Parity dùng đủ 16 payload, frame năm bit gồm cả parity bit. Tham chiếu đếm bit bằng phép chia số nguyên. Đảo lần lượt cả năm vị trí cho 80 single-error được hai checker even/odd phát hiện; đảo mọi cặp vị trí cho 160 double-error không bị phát hiện, đúng giới hạn đã tính.

Parsed/linted/simulated/synthesized đạt; không có flip-flop/latch trong synthesis generic. Không claim hiệu năng mạch, sửa lỗi, mọi chiều rộng hay X/Z.

[1] [2] [3] [4]

Bài liên quan

Nguồn và mức độ đối chiếu

  1. Comparators & ALUs — bản chụp resources.zip, Equality Comparator; Magnitude Comparator: MSB First; Comparing With a Subtractor. Trích dẫn; nguồn đã đọc các mục liên quan.
  2. Thí nghiệm nguyên bản A2.compare, Exhaustive signed/unsigned comparisons and all single/double errors of five-bit parity frames. Trích dẫn; nguồn đã đọc toàn văn.
  3. IEEE 1800-2023 SystemVerilog LRM, Signed comparison versus packed bit equality, reduction XOR/XNOR and fixed widths — chưa đối chiếu LRM. Chưa đối chiếu với văn bản nguồn (chưa mở).
  4. Boolean Logic — bản chụp resources.zip, Where Does Boolean Logic Show Up? — equality and parity checks. Trích dẫn; nguồn đã đọc các mục liên quan.