X-optimism: khi if (X) chọn nhánh else và giấu bug

Simulator 4 trạng thái có giá trị X để báo "không biết": thanh ghi chưa reset, bus không ai lái, tín hiệu từ khối chưa cấu hình. Đó là cơ chế phát hiện bug quan trọng của mô phỏng RTL, nhưng chỉ khi X được lan truyền. Một số cấu trúc Verilog lại âm thầm biến X thành 0 hoặc 1 (X-optimism), và bug bị che đến tận khi chạy mô phỏng gate-level hay lên silicon.

Bài này yêu cầu viết hai khối sao cho mô phỏng bi quan đúng mức:

module xprop (
  input  logic       clk,
  input  logic       rst_n,   // reset bất đồng bộ, tích cực mức thấp: q = 0
  input  logic       sel,
  input  logic [7:0] a,
  input  logic [7:0] b,
  output logic [7:0] y,       // mux tổ hợp
  input  logic       en,
  input  logic [7:0] d,
  output logic [7:0] q        // thanh ghi có enable, cập nhật ở cạnh lên
);

Mux y. sel = 1 thì y = a, sel = 0 thì y = b. Nếu sel là X hoặc Z, với từng bit i: nếu a[i] và b[i] cùng là 0 hoặc cùng là 1 thì y[i] bằng giá trị đó (chọn nhánh nào cũng ra thế); ngược lại y[i] = X.

Thanh ghi q. Tại cạnh lên: en = 1 thì q ← d, en = 0 thì giữ q. Nếu en là X hoặc Z, với từng bit: nếu d[i] và q[i] cùng là 0 hoặc cùng là 1 thì giữ, ngược lại q[i] ← X.

Ví dụ: sel = X, a = 8'hF0, b = 8'hF0 → y = 8'hF0; sel = X, a = 8'hA5 (1010_0101), b = 8'h3C (0011_1100) → y = 8'bx01x_x10x.

Testbench lái X và Z vào sel, en, và X vào các bit dữ liệu (a, b, d không bao giờ là Z), rồi so sánh bằng ===. Đề này chỉ chấm được bằng simulator 4 trạng thái.