Sửa đường trễ và cặp hoán đổi viết bằng blocking

Starter được viết bởi một người quen lập trình phần mềm: mọi phép gán đều là =. Trông thì hợp lý, nhưng ở mỗi sườn clock, mạch không làm điều người viết nghĩ. Sửa để đúng đặc tả.

module delay_swap (
  input  logic       clk,
  input  logic       rst_n,     // reset bất đồng bộ: mọi thanh ghi = 0
  input  logic [7:0] d,
  output logic [7:0] q1, q2, q3, // đường trễ: q1 = d trễ 1 nhịp, q2 trễ 2 nhịp, q3 trễ 3 nhịp
  input  logic       load,      // nạp: x = d, y = ~d
  input  logic       swap,      // hoán đổi: x và y đổi giá trị cho nhau
  output logic [7:0] x, y
);

• Đường trễ: ở mỗi sườn lên, q1 ← d, q2 ← q1, q3 ← q2, dùng giá trị trước sườn.
• Cặp x, y: load = 1 thì x ← d, y ← ~d. Ngược lại nếu swap = 1 thì x và y đổi giá trị cho nhau. Không có gì thì giữ nguyên.

Testbench đặt tín hiệu và đọc ngõ ra ở sườn xuống của clock.