Cổng clock không glitch (integrated clock gating)

Tắt clock của những khối đang rảnh là kỹ thuật tiết kiệm công suất động hiệu quả nhất. Nhưng clock là tín hiệu nhạy cảm nhất trên chip: chỉ một xung clock ngắn bất thường (glitch) cũng có thể làm một nửa số flip-flop cập nhật còn nửa kia thì không. Cell ICG (integrated clock gating) trong mọi thư viện chuẩn có cấu trúc rất cụ thể để tránh điều đó. Viết mô hình hành vi của nó.

module icg (
  input  logic clk,
  input  logic en,        // có thể đổi ở BẤT KỲ lúc nào, kể cả khi clk = 1
  input  logic test_en,   // chế độ test (scan): bật clock bất kể en
  output logic gclk
);

Yêu cầu:

• gclk có một xung ở chu kỳ k khi và chỉ khi en | test_en bằng 1 ngay trước sườn lên thứ k của clk.
• Mỗi xung của gclk trùng trọn nửa chu kỳ mức cao của clk: lên cùng lúc với sườn lên, xuống cùng lúc với sườn xuống. Không có xung ngắn, không có xung bị cắt.
• Khi clk = 0 thì gclk = 0.

Testbench quan sát gclk liên tục (mỗi sườn của nó) và đổi en ở những thời điểm không trùng sườn clock.