Ràng buộc soft: mặc định nhường cho nơi gọi, luật thì không

Một class cấu hình tốt có luật (thứ không bao giờ được vi phạm) và mặc định (giá trị hợp lý khi test không nói gì, nhưng test được quyền ghi đè). SystemVerilog 2012 có soft cho đúng việc này. Trộn lẫn hai loại là nguồn của vô số test "randomize thất bại" hay tệ hơn, test âm thầm sinh cấu hình bất hợp lệ.

class dma_cfg;
  rand bit [31:0] src, dst;
  rand bit [15:0] len;
  rand bit [2:0]  burst;
  rand bit        irq_en;
endclass

Luật (không ai được phá; nơi gọi phá thì randomize() phải trả 0):

• src, dst chia hết cho 4;
• len trong 1..4096;
• burst trong 0..3.

Mặc định (áp dụng khi nơi gọi không yêu cầu gì khác; mỗi mặc định bị ghi đè độc lập):

• len trong 64..256;
• irq_en = 1;
• vùng [src, src + len) và [dst, dst + len) không chồng nhau.

Ví dụ: c.randomize() with { len == 4096; } thành công với len = 4096 và irq_en vẫn là 1. c.randomize() with { src == 32'h1002; } thất bại.

Đề cần simulator hỗ trợ ràng buộc soft của IEEE 1800-2012.