Viết mô hình tham chiếu cho arbiter round-robin
Class cần viết: rr_model · cần máy chấm có SystemVerilog · 6 case (2 mẫu) · giới hạn 4 s/case · ~15 phút
Kỹ sư DV hiếm khi viết RTL, nhưng viết mô hình tham chiếu (reference model) gần như hằng ngày: một đoạn code mức cao, đơn giản tới mức có thể tin là đúng, để so với DUT. Bài này viết mô hình cho một arbiter round-robin 4 requester. Testbench sẽ so nó với một arbiter RTL thật, chạy song song.
class rr_model;
function new(); // trạng thái đầu: requester 0 ưu tiên cao nhất
function bit [3:0] arbitrate(bit [3:0] req); // một lượt: trả grant one-hot (hoặc 0), cập nhật trạng thái
function void reset(); // về trạng thái đầu
endclass
Luật round-robin:
- Requester vừa được cấp quyền xuống ưu tiên thấp nhất ở lượt sau. Thứ tự ưu tiên bắt đầu từ requester ngay sau nó, vòng quanh 0…3.
- Lượt đầu tiên (và sau
reset()): thứ tự ưu tiên là 0, 1, 2, 3. req = 0thìgrant = 0và thứ tự ưu tiên giữ nguyên.
Ví dụ req = 4'b1111 liên tục cho grant 0001, 0010, 0100, 1000, 0001… Với req = 4'b0101 liên tục: 0001, 0100, 0001, 0100…
Các case
- Mọi requester cùng xin: lần lượt 0, 1, 2, 3, 0…mẫu
- Một requester duy nhấtmẫu
Cùng 4 case ẩn kiểm các yêu cầu còn lại của đề. Case ẩn chỉ báo đúng/sai, không nói chi tiết: tự tìm chỗ sai từ đề, hoặc mở gợi ý.
Testbench có mô hình tham chiếu riêng, độc lập với lời giải mẫu. Lời giải mẫu đã chạy qua mọi case trên simulator thật, và 4 bản lỗi mẫu đều bị ít nhất một case bắt. Case mẫu sai sẽ cho biết chỗ sai đầu tiên (giá trị mong đợi so với giá trị nhận được); case ẩn chỉ báo đúng/sai.