Bộ chuyển song song – nối tiếp 8 bit, khung nối liền không hở
Module cần viết: piso8 · 6 case (2 mẫu) · giới hạn 4 s/case · ~25 phút
Bộ chuyển song song – nối tiếp (PISO, serializer) là nửa đầu của mọi giao tiếp nối tiếp. Bài này dùng giao tiếp ready/load đơn giản, với một yêu cầu thường bị bỏ qua: các byte gửi liên tiếp phải nối liền nhau, không hở nhịp nào.
module piso8 (
input logic clk,
input logic rst_n, // reset bất đồng bộ, tích cực mức thấp
input logic load,
input logic [7:0] din,
output logic ready, // 1: cạnh lên kế tiếp nhận được byte mới nếu load = 1
output logic sdo, // bit nối tiếp
output logic vld // 1 khi sdo đang mang một bit dữ liệu
);
- Nếu
load = 1vàready = 1tại một cạnh lên, bytedinđược nhận. Ngay sau cạnh đó, trong 8 nhịp liên tiếp,vld = 1vàsdolần lượt làdin[0], din[1], …, din[7](LSB trước). ready = 1khi mạch rảnh hoặc khi đang ra bit cuối (din[7]). Nhờ vậy, giữload = 1liên tục cho các khung nối liền: bit 0 của byte sau đi ngay sau bit 7 của byte trước.loadlúcready = 0bị bỏ qua.- Khi
vld = 0thìsdo = 0. Sau reset:vld = 0,ready = 1.
clk _/‾\_/‾\_/‾\_/‾\_ … _/‾\_/‾\_/‾\_
load ‾‾‾‾\_______________ … _/‾‾‾\_____ (load lần 2 trong nhịp ra bit 7)
vld ____/‾‾‾‾‾‾‾‾‾‾‾‾ … ‾‾‾‾‾‾‾‾‾‾‾‾‾‾ (không hở)
sdo ____< d0 >< d1 > … < d7 >< e0 >…
ready ‾‾‾‾\___________ … __/‾‾‾\_______
Testbench đổi load, din ở cạnh xuống và kiểm vld, sdo, ready 1 ns sau đó.
Các case
- Một bytemẫu
- Hai byte cách xa nhaumẫu
Cùng 4 case ẩn kiểm các yêu cầu còn lại của đề. Case ẩn chỉ báo đúng/sai, không nói chi tiết: tự tìm chỗ sai từ đề, hoặc mở gợi ý.
Testbench có mô hình tham chiếu riêng, độc lập với lời giải mẫu. Lời giải mẫu đã chạy qua mọi case trên simulator thật, và 4 bản lỗi mẫu đều bị ít nhất một case bắt. Case mẫu sai sẽ cho biết chỗ sai đầu tiên (giá trị mong đợi so với giá trị nhận được); case ẩn chỉ báo đúng/sai.