Pipeline 3 tầng có stall và flush: valid phải đứng cùng dữ liệu

Một pipeline thật không chạy đều mãi: tầng sau bận thì cả pipeline phải dừng (stall), còn khi rẽ nhánh sai hay có ngoại lệ thì mọi thứ đang chạy phải bị huỷ (flush). Hai tín hiệu điều khiển này là nguồn bug kinh điển trong CPU và bộ tăng tốc.

module pipe_stall (
  input  logic       clk,
  input  logic       rst_n,      // reset bất đồng bộ, tích cực mức thấp: pipeline rỗng
  input  logic       in_valid,
  input  logic [7:0] in_data,
  input  logic       stall,
  input  logic       flush,
  output logic       out_valid,
  output logic [7:0] out_data
);

Pipeline có 3 tầng thanh ghi. Dữ liệu x vào tầng 1 đi ra sau 3 lần tiến:

tầng 1: x + 1      tầng 2: (·) << 1      tầng 3: (·) ^ 8'h5A      →  out_data = ((x + 1) << 1) ^ 8'h5A   (8 bit)

Tại mỗi cạnh lên:

1. flush = 1: mọi tầng thành rỗng (valid = 0), kể cả khi stall = 1. Dữ liệu ở đầu vào trong nhịp đó cũng bị huỷ.
2. Ngược lại, stall = 1: không có gì thay đổi. Đầu vào trong nhịp đó không được nhận.
3. Ngược lại: mọi tầng tiến một bước; tầng 1 nhận (in_valid, in_data).

out_valid cho biết tầng 3 có dữ liệu. Khi out_valid = 0, out_data tuỳ ý. Testbench đổi đầu vào ở cạnh xuống và kiểm ngõ ra trước khi đổi.