FSM: dòng bit nối tiếp có chia hết cho 3?

Một dòng bit đi vào nối tiếp, MSB trước, mỗi chu kỳ một bit. Sau mỗi bit, cho biết số tạo bởi mọi bit đã nhận từ lần reset gần nhất có chia hết cho 3 hay không.

Đây là câu phỏng vấn FSM kinh điển. Nó kiểm tra bạn có biết rút gọn trạng thái hay không: chỉ cần nhớ số dư, không cần nhớ cả số.

module div3 (
  input  logic clk,
  input  logic rst,   // reset ĐỒNG BỘ, tích cực mức cao
  input  logic din,   // bit kế tiếp (MSB trước)
  output logic div    // 1 nếu số đã nhận chia hết cho 3
);

• Tại mỗi sườn lên clk: nếu rst = 1 thì về trạng thái "chưa nhận bit nào"; ngược lại, nhận thêm bit din.
• div phản ánh số sau bit vừa nhận (Moore: chỉ phụ thuộc trạng thái). Sau reset, số là 0 nên div = 1.

Testbench đổi din/rst ở sườn xuống clk và đọc div ở sườn xuống kế tiếp.

Một số simulator (vd Icarus) đòi ép kiểu khi gán biểu thức ?: cho biến kiểu enum (r_nxt = din ? R1 : R0; báo lỗi). Dùng if/else hoặc ép kiểu rem_t'(…).