Chia tần số 3 với duty cycle 50%

"Chia tần số clock cho 3 mà vẫn giữ duty cycle 50%" là câu phỏng vấn RTL kinh điển. Chia cho số chẵn thì dễ: đảo một flip-flop sau mỗi N/2 chu kỳ. Chia cho 3 thì mỗi nửa chu kỳ ra dài 1.5 chu kỳ clk, nên không thể chỉ dùng sườn lên.

module clkdiv3 (
  input  logic clk,
  input  logic rst_n,     // reset BẤT ĐỒNG BỘ, tích cực mức thấp
  output logic clk_out
);

Yêu cầu:

• Chu kỳ clk_out = 3 chu kỳ clk; mức cao kéo dài đúng 1.5 chu kỳ, mức thấp 1.5 chu kỳ.
• Sườn lên clk_out trùng một sườn lên clk; sườn xuống clk_out trùng một sườn xuống clk.
• rst_n = 0 đưa clk_out về 0 ngay lập tức và giữ 0 suốt thời gian reset.
• Sau khi thả reset, sườn lên đầu tiên của clk_out xuất hiện trong vòng 3 chu kỳ clk. Pha cụ thể do bạn chọn.

clk     _|‾|_|‾|_|‾|_|‾|_|‾|_|‾|_|‾|_
clk_out _|‾‾‾‾‾‾‾|_____|‾‾‾‾‾‾‾|_____     (cao 1.5 chu kỳ, thấp 1.5 chu kỳ)

Chu kỳ clk là 10 ns. Testbench đo thời điểm từng sườn của clk_out.